DBF （Deblocking Filter）是 HEVC 解码器中复杂度较高的一個部分它的处理速度直接影响到整个视频解码器的性能．提出了一种基于五级流水线操作的高性能 DBF 模块硬件架构，为了消除流水线操作Φ数据依赖的影响选取了16×8像素单元作为基本处理单元，占用很少的内部存储器资源．硬件架构使用 Verilog 硬件描述语言实现并通过 Xilinx－ISE 工具進行了电路综合．结果表明，此电路架构能够在48．1 MHz 的工作频率下达到分辨率60 fps 高清视频的实时解码要求．

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