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ps2键盘Verilog
可以运行,键盘输入,数码管显示,0-9,A-F
`timescale 1ns / 1ps
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// Company:
// Engineer:
// Create Date:
16:09:49 10/11/2010
// Design Name:
// Module Name:
// Project Name:
// Target Devices:
// Tool versions:
// Description:
// Dependencies:
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//////////////////////////////////////////////////////////////////////////////////
module led_ps2(ps2_code,ps2_code_ready, ps2_make_code,ps2_encode,ps2_select
input ps2_code_
input ps2_make_
input [7:0] ps2_
output [6:0] ps2_
output [3:0] ps2_
//--------------------------------------------------------------------------------
reg [6:0] ps2_
reg [3:0] ps2_
//--------------------------------------------------------------------------------
always@(ps2_code)beginif(ps2_code == ~ps2_code)beginps2_select &=4'b1000;case(ps2_code)
8'h1c: ps2_encode &= 7'b1110111;
8'h32: ps2_encode &= 7'b0011111;
8'h21: ps2_encode &= 7'b1001110;
8'h23: ps2_encode &= 7'b0111101;
8'h24: ps2_encode &= 7'b1001111;
8'h2b: ps2_encode &= 7'b1000111;
8'h16: ps2_encode &= 7'b0110000;
8'h1e: ps2_encode &= 7'b1101101;
8'h26: ps2_encode &= 7'b1111001;
8'h25: ps2_encode &= 7'b0110011;
8'h2e: ps2_encode &= 7'b1011011;
8'h36: ps2_encode &= 7'b1011111;
8'h3d: ps2_encode &= 7'b1110000;
8'h3e: ps2_encode &= 7'b1111111;
8'h46: ps2_encode &= 7'b1111011;
8'h45: ps2_encode &= 7'b1111110;
default: ;
endcaseend
always@(ps2_code_ready)
beginif(ps2_code_ready == ~ps2_code_ready)beginps2_select &=4'b0100;case(ps2_code_ready)
1'b0:ps2_encode &= 7'b1111110;
1'b1:ps2_encode &= 7'b0110000;
endcaseend
always@(ps2_make_code)
beginif(ps2_make_code == ~ps2_make_code)beginps2_select &=4'b0010;case(ps2_make_code)
1'b0:ps2_encode &= 7'b1111110;
1'b1:ps2_encode &= 7'b0110000;
endcaseend
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
// Create Date:
23:17:31 10/10/2010
// Design Name:
// Module Name:
// Project Name:
// Target Devices:
// Tool versions:
// Description:
// Dependencies:
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//////////////////////////////////////////////////////////////////////////////////
module PS2_key( clk_50, rst_n, ps2_clk, ps2_data, ps2_code, ps2_code_ready, ps2_make_code
input clk_50;
input rst_n;
input ps2_
input ps2_
output [7:0] ps2_
output ps2_code_
output ps2_make_code;
//---------------------------------------------------------------------------------------
parameter St_ps2_start = 2'b00;
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关于PS2接口与FPGA之间完成数据通信的Verilog代码
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PS2通信协议模块2
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