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& & & & &(浏览:1970 &/ &评论:27)
我一直希望达到xxxg00w0大侠的鱼缸水准，请指教如何达到（修改后主题）
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本帖最后由 citron 于
18:33 编辑
我一直希望达到的鱼缸水准，请高手指教如何达到？
我的设想是这样的，室内缸，溪流布景，养鱲和虾虎，底砂用溪砂再布置错落几块溪石，其间几块溪石用moss装饰，背景板用的是水底岩石壁那种，那么我希望有绿苔能随机长到石头和溪砂上，背景板一面的缸壁随便长，其他三面会人工保持干净。且缸体的水保持清澈。
如何能做到这些呢？那藻种是不是有讲究如何采集到藻种？谢谢
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本帖最后由 citron 于
19:22 编辑
晕，楼下xxxg00w0大侠的就是这样的缸哦
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何必去奢求这种爆藻。。溪流缸布置好了就挺好看的
藻多成这样MOSS也活不成。自然环境很少有这么多藻的溪流。。
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何必去奢求这种爆藻。。溪流缸布置好了就挺好看的
藻多成这样MOSS也活不成。自然环境很少有这么多藻的溪流 ...
谢谢指教，但是如果能苔绿水清，且底部有裸露的溪砂的话，我还是要这种缸，哪怕没有moss
我是不是太偏执了？
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蓝···蓝···蓝···寿？
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很牛B啊哈哈哈
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加强过滤和灯光就行
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缸里爆过褐藻和黑毛的飘过
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你的缸底好绿啊！
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蓝···蓝···蓝···寿？
大自然 发表于
& & 都是引用别人的图，我对金鱼不懂的
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未经授权禁止转载，复制和建立镜像，如有违反，追究法律责任把reset和refclki都拉出来看看先。
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把reset和refclki都拉出来看看先。
tigerjade 发表于
& &refclki 是稳定的 管脚可以量到reset 没有拉出来看&&可以试试弄出来看看
另外做了个实验 分频出9.6MHz 的时钟 时钟是稳定的
我想是不和counter bit数太高 有没有关系
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看下有没有如下问题：
1.pll锁定信号是不是一直锁定的？有没有出现失锁现象。
2.时序约束中有没有时序告警？
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你的reset管脚是否有高频干扰？ 试一试把：
always @(posedge refclki or posedge reset)
always @(posedge refclki)
因为reset肯定比一个refclki 时钟周期长，不怕检测不到reset。
或者干脆去掉代码中的复位逻辑试一试。
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建议你检查一下时序。看静态时序分析的结果
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Xilinx FPGA内部有DLL，建议用来同步此种分频出来后的clock 减低 jitter
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同意7#建议。使用DLL/DCM/PLL 等内建结构来产生高需求的时钟
提供RTL design service (IP)，特别是：
1): PCI/PCI-E IP
2): AHB/AXI/APB IP
3): H.264 编码、解码IP
4): JPEG 编码IP
5): 客户需求的特定RTL
如有需要联系：
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richyrichy
那个IP 最低只能做到1MHz ， 做不到16Hz
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看下有没有如下问题：
1.pll锁定信号是不是一直锁定的？有没有出现失锁现象。
2.时序约束中有没有时序告警 ...
zhanghengi 发表于
产生9.6MHz 没有问题， refclki 是稳定的 pll 一直lock 没发现跳动refclki 有约束， 16Hz 出来&&， 太慢了 我想也不需要需要约束吧&&9.6MHz 也没有约束 出来的信号挺好
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请高手指教关于考研数学大纲的问题：大纲中的了解 理解 掌握分别要求是对知识点达到什么要求？谢谢了
来源：互联网 发表时间： 7:08:58 责任编辑：李志喜字体：
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字面就能知道哪个比较重要了，但是你做考研题目的时候有的就是出自于了解和理解里面的，都知道是最好的了。真的时间不允许的话可主要抓比较重点的啊
解决方案2：
掌握一般是考试热点，理解和了解选择题几率大
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11-10-16 &
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