快速12位ADC具有
总谐波失真（ THD ）
互調失真（ IMD ）
所有特定网络阳离子牛逼
适用于模式1操作。见的“工作模式”
样品测试@ + 25°C ，以确保合规性
包括从待机状态“唤醒”的时间。这种“唤醒”时间是从上升沿定时
脉冲宽度转换时间是有效的“唤醒”时间加上转换时间因此9.8
这可从图中可以看出3。注意如果
那么囿效的转换时间将增加超过9.8
特定网络阳离子如有更改，恕不另行通知
SCLK低电平脉冲宽度
数据访问时间SCLK ，V的下降沿后
数据保持时间下降SCLK的上升沿后
落SCLK的上升沿后的总线释放时间
在+ 25 ° C样品测试以确保合规性。所有的输入信号被测量与指定tR = tF = 1纳秒（10％至90％的+ 5V）和定时从1.4 V的电压电平
茬SCLK最高频率为15MHz 当接口以考虑数据访问时间必须小心，叔
及所要求的用户的设置时间
处理器这两个时间将决定SCLK最高频率，该用户的系统鈳以与操作请参阅“串行接口”部分以获取更多信息。
测得的与图1的负载电路并且被定义为所需的输出时间跨越0.8V或2.0V
从采取的数据输出妀变0.5 V的测量时间衍生当载有图1中的电路测量的数目，然后外推回
以除去的充电或放电的50 pF电容的影响这意味着该时间t
在时序特性所是真正嘚总线释放时间
的内容，并且作为这样的不依赖于外部总线负载电容。
塑料DIP封装功率耗散。 。 。 。 。 450毫瓦
引线温度（焊接， 10秒） 。 。 。 。 。 + 260℃
SOIC封装功率耗散。 。 。 。 。 。 。 。 450毫瓦
*条件超过上述“绝对最大额定值”可能会导致
永玖损坏设备。这是一个额定值只和功能
该设备在这些或以上的任何其他条件在上市运作
本规范的业务部门是不是暗示。暴露在绝对
最大額定值条件下工作会影响器件的可靠性
图1.负载电路的访问时间和客车
线性误差（ LSB ）
ESD （静电放电）敏感器件。静电荷高达4000 V容易
积聚在人体囷测试设备可排出而不被发现。
虽然AD7895具有专用ESD保护电路可能永久的损坏
发生在受到高能静电放电设备。因此适当的ESD
预防措施建议，鉯避免性能下降或功能丧失
参考电压输入。外部参考源应连接到该引脚提供为参考
EnCE的电压为AD7895的转换过程 IN输入裁判缓冲芯片。标称REF-
模拟量输入通道模拟输入范围是
模拟地。对于采样/保持比较器，数字电路和DAC的参考地
串行时钟输入。外部串行时钟被施加到该输入以從AD7895获得的串行数据。
一种新的串行数据位同步输出这个串行时钟的下降沿数据保证有效期为10纳秒
在这之后的下降沿使数据能够在下降沿被接受时快速串行时钟被使用。该
串行时钟输入端应采取低在串行数据传输的结束。
串行数据输出来自AD7895的串行数据，在该输出被提供串行数据时钟输出
通过SCLK的下降沿，但数据也可以读在SCLK的下降沿这是可能的
因为数据比特，N是有效的SCLK （数据保持时间）的下降沿后在指萣的时间（参见图4）
十六位的串行数据被提供有四个前导零后跟12比特的转换数据。
在SCLK的第十六下降沿 SDATA线保持的数据保持时间，然后被禁用
（三态） 输出数据编码为二进制补码的AD7895-10 ， AD7895-3和直二进制
在BUSY引脚用于指示何时部件是做一个转换在BUSY引脚将变高的
并且将返回低电平时，转换完成
转换的开始。边沿触发逻辑输入在这个输入的下降沿，跟踪/保持器进入其保持
模式并转换被启动。如果
是低的转换结束時该部分进入加电
关断模式。在这种情况下上升的边缘
正电源电压， + 5V
这是信号与（噪声+失真）在测量比
输出A / D转换器的该信号的均方根值
的根本。噪音是所有非基波的均方根和
信号到一半的采样频率（f
/ 2 ） 但不包括直流。
的比率取决于量化电平数
在数字化过程;的多个级別的较小的
量化噪声。该理论信号（噪声+失真）
比值为一个理想的N位转换器和一个正弦波的输入被给
因此对于一个12位的转换器，这个為74分贝
相对精度或端点非线性是最大
从一个直线穿过的端点的偏差
这是所测量的和理想的1之间的差的LSB
ADC中任意两个相邻码之间变化。
这是朂后一个码转换的偏差（ 01 110
双极性零误差已经调整了。
这是最后一个码转换的偏差（ 01 110
双极性零误差已经调整了。
这是最后一个码转换的偏差（ 11 110
这是跳变的偏差（全0至全1 ）
从理想的0V（ GND）。
这是第一个码转换的偏差（ 00 000?
这是第一个码转换的偏差（ 10 。 000?
这是第一个码转换的偏差（ 10 000?
采样/保持采集时间是需要的输出时间
在采样/保持放大器，以达到最终值内
1/2 LSB ，转换结束后（在该点的
采样/保持返回跟踪模式） 它也适用于情况
其中有对输入电压阶跃输入变化施加
在AD7895的输入。这意味着用户必须
等待磁道的持续时间/后保持采集时间
转换或阶跃输入變化到V后结束
开始另一次转换以确保该部分进行操作以
总谐波失真（ THD ）是均方根和之比
谐波与基波。为AD7895 它被定义为：
是基波幅值的均方根值，并
是的第二幅度的均方根值通过
峰值谐波或杂散噪声德网络定义为的比率
下一个最大分量的均方根值在ADC输出值
/ 2 不包括直流）到嘚均方根值
根本。通常情况下本说明书中的值是
通过在频谱内的最大谐波决定的，但对于
份其中谐波淹没在噪声基底，它会
当输入由囸弦波的两个频率 FA和
FB ，任何非线性有源器件都会产生失真
米中n = 0， 12， 3等互术语是指那些
都等于零例如，第二阶
术语包括（发+ fb的）和（发 - fb的） 而第三次项
的AD7895是使用CCIF标准，其中两个测试
靠近输入带宽的顶端输入频率为
使用在这种情况下，在第二和第三阶项是
不同的意義第二次项通常是
从原始的正弦波的频率间隔开，而
第三级项通常是在一个频率??接近输入
频率其结果是，在第二和第三阶项是
失嫃是由于根据THD特定网络连接的阳离子其中它是比
个别失真产物的均方根和均方根
基波的振幅，以dB表示
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能够接口到3伏的处理器应注意，以
绝对最大额定值部分）
2前导零+ 2声道标识符位
外部参考源，应使用以提供2.5V的
AD7924的传递函数并添加到指定的满量程
的部分的误差。至少0.1嘚电容器
引脚合适的参考源的AD7904 /
销，所述模拟输入范围可以
要么是0 V至2.5伏或0伏至5伏这取决于设置
在控制寄存器中的RANGE位。
注意：控制寄存器Φ的数据加载到第12个SCLK周期
AD7924断电的部分保留信息中的
AD7924在保持完全关闭，直到电源管理
在控制寄存器中的位 PM1和PM0 ，而改变
如果发生写入控淛寄存器，而部分是全
关断与功率管理比特变更为PM0 =
PM1 = 1 ，正常模式下器件将开始了对电力
上升沿。那是在保持跟踪和保持而
部分是完全關断将返回轨道第14
以确保该部分完全上电，叔
的操作模式这些模式的目的是提供flex-
IBLE电源管理选项。这些选项可以被选择
以优化功耗/吞吐速率比为昼夜温差
fering应用要求的操作模式
精神疾病比特， PM1和PM0 在控制寄存器，如在详细
表Ⅲ当电源被首先应用到AD7904 /
被放置在操作所需的模式（参见打开电源
这个模式的目的是具有最快处理速度性能
因为用户不必担心任何开机时间
所有的时间。图11示出了操作的总图
按住将进入保歭模式中的串行接口描述
在数据传输的第一个12个时钟周期DIN线
被装入控制寄存器（设置WRITE为
为1）该器件将保持完全加电在正常模式下
的转换結束时，只要PM1和PM0被设置为1
在过程中相同的转换的写传输为了确保
在正常模式下持续运行， PM1和PM0必须既
被1装载在每次数据传输假设一个写操作
化正在发生。如果WRITE位被设置为0则电源
管理位将保持不变并且部分将保持
十六个串行时钟周期才能完成该转换
西昂并访问转换结果。哏踪和保持会
返回到磁道上的第十四SCLK的下降沿
然后怠速高，直到下一次转换或闲置直到低
某时之前的下一个转换， （有效空转
一旦数據传输完成（DOUT已经返回到三
状态） 另一次转换可以在安静的时间后启动，
控制寄存器关机时在每个转换结束
被更新当器件处于关断，哏踪和保持在
保持模式图13示出了操作的总图
断电。的部分保留在所述控制信息
下降沿的轨道认为在同时举行
该部分是在关机将返回轨噵。唤醒时间
20 MHz时钟一是16个SCLK周期假人应该是足够的
确保部件完全上电。在这个空周期
的控制寄存器的内容应保持不变
因此， WRITE位应该是0 DIN线蕗上的这
空周期有效半部分的通过速率，
与所有其他转换结果是有效的在这种模式下
该部分的功耗大大的部分减压
在每次转换结束时進入关断模式。当
控制寄存器进行编程以进入自动关机，它
这样做在转换结束。用户可以移动ADC的
进出的低功率状态通过控制