本文针对刚开始接触Ｖｅｒｉｌｏｇ的初学者

描述测试信号的比变化和测试过程的模块也叫做测试平台（ｔｅｓｔｂｅｎｃｈ），可以对电路模块进行全面的动态测试测试模块一般来有两部分构成，一部分为：激励信号的初始化；另一部分为：激励信号的持续与重复

测试时需注意：一般来讲，在数據类型声明时和被测模块的输入端口相连的信号定义为reg类型，这样便于在initial语句和always语句块中对其进行赋值；和被测模块输出端口相连的信號定义为wire类型便于进行检测。这句话的含义是指不用管被接口模块原本的数据类型

第一种：利用while语句实现循环赋值，当然这一块也可鉯不添加循环只进行一次赋值。

第二种：利用ｉｎｉｔｉａｌ完成初始化任务在利用ａｌｗａｙｓ语句实现循环。

当然还有很多不斷探索中．．．