lz最近对ADC很感兴趣呀
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Csbc和sar比就像把把sdm和sar比，有重叠但完全不是一回事。cat已经被收购了吧。
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被收购是一种幸福啊，顶上去
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& &intersil是美国上市公司，市值十几亿美金吧，主要业务还是power吧，不过公司老板早就换人了
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貌似我搞错了，那个intersil不是那人开的，忘了那家公司的名字，好象是kene什么的
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很多初学者应该都听说过：“pipeline
ADC中最初几级MDAC的采样电容由热噪声决定，后续MDAC的采样电容由匹配决定。”这句话其实是很有道理的，因为Vn^2=kT/C，热噪声受限的电容值按级间增益的平方递减；而根据工艺手册，电容值的匹配精度与近似与面积呈反比，因此匹配受限的电容值按级间增益递减。理论上如此，但实际情况却要复杂一些……
对于第一级MDAC，根据kT/C= LSB^2 / 12。假设为Vpp=1.6V的14bit
ADC，计算得到的C已经是5.2pF了。但要注意这仅仅是考虑了采样电容。如果要仔细的考虑之前的T&H和backend
ADC的噪声，以及T&H，MDAC都有采样相和保持相两部分噪声需要相加。其实需要的采样电容值已经在5.2pF的基础上翻了好多倍了。事实上商用14bit
ADC datasheet 上注明的输入电容一般也就在5～6pF的数量级，而SNR一般都不超过75dB。
虽然输入噪声无法满足ADC分辨率要求，但在线性度方面，学术界和业界的指标都在不断刷新。在业界，不使用额外的辅助、校准技术，14bit
100MSPS pipeline的SFDR就可以做到大约90dB。除了设计，这对制作工艺来说同样是一个巨大的考验。
根据smic18工艺手册，电容的匹配精度拟合式为sigma =79.2% / Area
(um^2)。Chartered18好一点，sigma =27.8% / Area。而电容值大约都是 1fF /
um^2。则对于典型的MDAC1的反馈电容Cf=500fF，以Chartered为例，sigma=0.056%，即当输入信号的量化余量在MDAC的模拟输出端重建时，它的INL以70%的概率只相当于不到11bit的一个LSB了。
Notice：既然MDAC1的重建误差只与Cf和对应的每一个Cs单元的比值有关，而与整个MDAC1对信号的增益倍数无关，那么对于确定的工艺来说，把MDAC做成更高bit数直观上可以提升整个ADC的线性度。
P．S．：当然，个人尝试结果，实际上对于.18的工艺，两级运放做到3.5bit的时候第一级的电流已经开始超过第二级的电流了，因为反馈系数掉得厉害，4.5bit基本做不出来。而对于例如65nm的工艺库，虽然反馈系数不成问题，但是增益下滑严重，还是没戏。
先贴两张图对比一下2.5bit+2.5bit+1.5bit&7+3bit和3.5bit+1.5bit&8+3bit两种ADC架构。数据来自于一个matlab系统级模型，电容值根据分布随机生成，结构不解释。回想自己的第一版14bit
100MSPS用的就是前面的架构（当年3.5bit的运放做不出来，只好退而求次），看来要悲剧了……
ALT="[ZZ]高精度Pipeline&ADC中的电容匹配"
TITLE="[ZZ]高精度Pipeline&ADC中的电容匹配" />
MDAC1为2.5bit的输出结果：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 68.5125 dB
SNR = 69.1052 dB
SFDR = 82.6004 dB
THD = -77.4544 dB
MDAC1为3.5bit的输出结果：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 73.9369 dB
SNR = 74.0892 dB
SFDR = 93.2041 dB
THD = -88.5641 dB
在不使用校准方法的前提下，可以采取动态元件匹配（DEM）的方法来改善SFDR（另一种改善SFDR的方法Dither由其dither幅度绝定基本上只能改善运放的非线性，对DAC失配无效）。例如，MDAC1中，比较器--&采样电容
的对应关系使用最简单的随机桶形移位。
ALT="[ZZ]高精度Pipeline&ADC中的电容匹配"
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不使用桶形移位：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -0.99938 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 73.4356 dB
SNR = 74.2011 dB
SFDR = 87.0196 dB
THD = -81.3513 dB
启用桶形移位：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -0.99996 dBFs @ Frequency = 12.9944
----Calculated Results----
SINAD = 72.0936 dB
SNR = 72.2029 dB
SFDR = 97.5871 dB
THD = -88.1401 dB
最后在桶形移位的基础上再来点有趣的东西：
如果所有的采样电容构成一个环形队列，每次A/D转换连接到ref-TOP参考电压的电容依次轮换：例如，第1次A/D转换的保持相，电容1、2、3接ref-TOP；第2次，电容4、5接ref-TOP；第3次，电容6、7、8、9、10接ref-TOP；第4次，电容11接ref-TOP；第5次，电容12、13、14、15、16、1、2接ref-TOP；……
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可以看到，与不使用桶形移位相比，新的移位方法除了提升SFDR外，还具有噪声整形的作用，低频段噪底明显低于高频段。（为了让图像明显，特意加大了电容的失配sigma。）本以为是无意中发现的事情，上网搜一下论文发现其实也有人研究过了，叫做mismatch
shaping。看上去似乎与sigma-delta的noise shaping有点关系，不过小弟表示不理解对于一个Nyquist
ADC来说这个特性有什么用处。
已投稿到：
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。当然可以了，只要要到高8位就行。原理嘛，显而易见的呀。
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原帖由 laoban1234 于
11:07 发表
需要一个8位的pipeline ADC,目前有一个10位的pipeline ADC 但是ENOB只有8.8，SFDR=61，THD=61，SNR=54，请问各位高人这样的10位ADC能不能做8位的用，原理是什么？先谢谢了！
好像会有些问题的，10bit ADC 取高8bit，想达到8bit ADC 的效果，但是SNR会比8bit稍差的，最好采用rounding得到8bit data，不要用cut tail方式取8 bit data。
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谢谢楼上的大侠！尝试中！
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顶，呵呵，
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fuyibin&&你是姓付？
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原帖由 laoban1234 于
11:05 发表
fuyibin 你是姓付？
嗯，怎么了？研究范围这么宽啊，难道对姓名都有研究，呵呵
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难道没有做pipeline ADC的吗
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现在的人啊，等着坐享其成。有问题，也不勤奋一点扒扒贴，恨不得嘴一张，好东西掉到嘴里...
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本帖最后由 ydhb11 于
15:59 编辑
这个论坛本来就是讨论的，如果大家有问题都自己回去去查资料，也不一定能够完全弄明白。
UID499549&帖子169&精华0&积分373&资产373 信元&发贴收入885 信元&推广收入0 信元&附件收入0 信元&下载支出5446 信元&阅读权限20&在线时间461 小时&注册时间&最后登录&
一直觉得 fuyibin&&是个牛人，也很热心
虽然我是菜鸟，但是LZ这个问题大到没人可以随便说清楚！还是先多看看论文吧！
UID726024&帖子104&精华0&积分2973&资产2973 信元&发贴收入630 信元&推广收入0 信元&附件收入890 信元&下载支出5542 信元&阅读权限50&在线时间390 小时&注册时间&最后登录&
& & 你好，这个问题确实比较难回答，一时说不清楚，可不可以给些提示，我最近也在搞这个，颇费心思，非常感谢~~
UID726024&帖子104&精华0&积分2973&资产2973 信元&发贴收入630 信元&推广收入0 信元&附件收入890 信元&下载支出5542 信元&阅读权限50&在线时间390 小时&注册时间&最后登录&
& & 我觉得你的原来问的问题很好，我也遇到同样的问题，在设计运放时要对参数定指标，而这些指标又跟ADC的精度和速度相关，有些论文也没讲清楚，一些参数要定的比误差分析要高很多，因为误差分析是假设其他都为理想的情况，欢迎交流啊，你的QQ多少，可否加个好友
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PADC中n多地方有运放，lz连提问都不会叫别人怎么回答
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关键是没有找对文章吧，你可以找一下David Cline 1996年jssc的一片文章，讲ADC优化的，他是PR Gray的学生，下周去看看这老兄现在在干什么
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pipeline ADC设计中 相关问题
请问大家一个困惑我已久的问题？在流水线ADC的设计中，一般OTA的设计指标参数（增益、GBW）是根据SHA模块电路中估算的，为什么不选择MDAC模块电路估算OTA的设计参数呢？还望高手指点一下！谢谢！
