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你可以加电信的群号
表示、、我会、、
woca 我干什么了
加这个把 麻烦了
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在Q II环境下出现了如下警告,请教解决办法
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在Q II环境下出现了如下警告,请教高人给予指点解决办法:
----------------------------------------------------------------------&
1. Warning: &Found 6 output pins without output pin load capacitance assignment
&&&&&&&& 说是缺少容性负载,怎么样设置容性负载值才是合理的?
2. Critical Warning: Timing requirements were not met.
不满足时序要求,这个问题好像比较严重。在TimeQuest下,将Tsu、Th等设置为多少事合理的?
3. Warning: Skipped module PowerPlay Power Analyzer due to the assignment FLOW_ENABLE_POWER_ANALYZER
由于分配FLOW_ENABLE_POWER_ANALYZER,跳过模块“PowerPlay功耗分析仪”。
如何解决?
4. Warning: Parallel compilation is not licensed and has been disabled
5. Warning: Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
是由于软件是免费版本的原因么?如果是,影响逻辑综合结果么?如果影响,如何改进之?
6. Critical Warning: Synopsys Design Constraints File file not found: 'mapan_model.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
这也是一个严重警告。如何生成.sdc文件?.sdc文件中的Tsu、Th等设置为多少事合理的?
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这也是一个严重警告。如何生成.sdc文件?.sdc文件中的Tsu、Th等设置为多少事合理的?1. Warning: Found 6 output pins without output pin load capacitance assignment说是缺少容性负载,怎么样设置容性负载值才是合理的?输出没有驱动,悬空,会报这个错误,
这个你用专用约束文件,QII直接可以在菜单下设置就可以了
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谢谢回复!才看到,基本解决了。
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真是不客气!
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6. Critical Warning: Synopsys Design Constraints File file not found: 'mapan_model.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
这也是一个严重警告。如何生成.sdc文件?.sdc文件中的Tsu、Th等设置为多少事合理的?
你好,你的.sdc文件怎么建立的啊,我也遇到了这个问题,帮忙解决下啊,感谢啊
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TSU,TH合理与否主要看满足的系统时钟要求。唯一判断条件就是确保数据准确取样
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