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一册数学教案
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3秒自动关闭窗口Verilog数字电路设计（1）--加法器
加法运算是最基本的算术运算，多数情况无论乘法、除法、减法、FFT都可***成加法运算来实现。
｛级联加法器、并行加法器、超前进位加法器、流水线加法器｝
1.级联加法器：结构简单，但N级联运算延时是1位全加器的N倍，在高性能设计中，不宜采用。
module sum_j(
& & input [3:0] a,
& & input [3:0] b,
& & input cin,
& & output [3:0] sum,
& & output cout
& & full_add1
f0(a[0],b[0],cin,sum[0],cin1);
& & full_add1
f1(a[1],b[1],cin1,sum[1],cin2);
& & full_add1
f2(a[2],b[2],cin2,sum[2],cin3);
& & full_add1
f3(a[3],b[3],cin3,sum[3],cout); &
module full_add1(
& & input a,
& & input b,
& & input c,
& & output so,
& & output co
so=(~a&&~b&&c)||(~a&&b&&~c)||(a&&~b&&~c)||(a&&b&&c);
co=(~a&&b&&c)||(a&&~b&&c)||(a&&b&&~c)||(a&&b&&c);
2.并行加法器：可采用Verilog语言直接描述，实现容易，运算速度快，但是资源消耗较大，尤其是数据位较宽时。
&module sum_p(
& input [7:0] a,
& input [7:0] b,
& input cin,
& output [7:0] sum,
& output cout
& assign {cout,sum}=a+b+
& endmodule
3.超前进位加法器：考虑到级联加法器的进位延时，超前进位链能有效减少进位延时,主要思路是使各进位彼此独立，将级联传播去掉。
& 推导举例：(4位)
1位全加器：sum=a^b^cin
&cout=(a*b)+(a*cin)+(b*cin)=ab+(a+b)*cin
& & 令G=ab,P=a+b,则有：
& & cout=G+P*cin
& 4位超前进位链：
&进位产生：Gi=Ai*Bi 进位传输：Pi=Ai+Bi
&C1=G0+P0*C0=G0+P0*cin
&C2=G1+P1*C1=G1+P1*G0+P1*P0*cin
&C3=....=G2+P2*G1+P2*P1*G0+P2*P1*cin
&C4=....=G3+P3*P3*G2+P3*P2*G1+P3*P2*P1*G0+P3*P2*P1*P0*cin
&同理：sum=a^b^cin=(A*B)^(A+B)^cin=G^P^cin
4.流水线加法器
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