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数字电路基础_D4-06触发器使用中应注意的问题
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4.6 触发器使用中应注意的问题
4.6.1 触发器的电路结构与逻辑功能的关系 在 图4-6-1中, 图 a 所示为同步触发器。同步触发器在CP高电平的全部时间内，都可以接收输入信号并改变输出状态，属于电平触发方式。图示为高电平触发，要求在CP＝l时输入信号保持不变，以防空翻。 图 b 所示为主从JK触发器，只在CP下降沿时改变状态，能克服空翻。但它在CP＝1期间也可接收并存储输入信号，所以要求CP＝l时JK保持不变，以防误翻。它在CP＝l的全部期间内都可以接收输入端的噪声干扰，故抗干扰能力差。JK触发器属于主从触发方式，CP下降沿时翻转。
图 c 所示为利用传输延迟时间的TTL边沿JK触发器，只在CP下降沿时改变状态，而且它只在极短时间内接收输入信号，只要这时J、K保持不变即可。故接收输入端噪声干扰的时间极短，只有1tpd 。 抗干扰能力强。它属于边沿触发方式，CP下降沿触发。 图 d 所示为CMOS边沿JK触发器，也是边沿触发方式；但它是CP上升沿触发。要求在CP上升沿来到之前，J、K信号在tset内保持不变。它接收输入干扰的时间也只有tset，故抗干扰能力也较强。 图 e 所示为维持阻塞D触发器，采用边沿触发方式，CP上升沿触发，它只在tsets。十tH＝3tpd时间内接收信号，要求在3tpd 内D信号应保持不变，其抗干扰能力强。 由4.2.2及4.4.2小节分析可知：图 a 、图 e 具有相同的逻辑功能、相同的特性表、状态图和特性方程，但是在输出状态翻转时各有自己的特点，同步D触发器在CP高电平的全部时间内，都可以接收输入信号并改变输出状态，而维持阻塞D触发器只在3tpd 时间内接收输入信号，抗干扰能力强；故我们可以说同一种逻辑功能的触发器可以用不同的电路结构来实现，即同一种电路结构可以做成不同
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